上海，中国，2026 年 5 月 25 日——今日，在由电气电子工程师学会（IEEE）主办的 2026 年国际周边系统研讨会（ISCAS）上，华为公司的何廷波发表了题为《半导体新路径的探索与实践》的开幕演讲。他在演讲中提出了指导半导体产业发展的新原则——“陶定律”。陶定律主张以“时间（τ）收缩”取代传统的“几何收缩”，作为半导体与电子系统发展的新范式：即通过逻辑堆叠等创新技术，持续降低信号传播延迟并不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻挑战，既受限于物理边界，也受经济效率制约。随着晶体管几何微缩放缓及性价比下降，全球半导体产业亟需突破传统工艺路径的瓶颈，探索一条能够满足计算性能指数级增长需求的新可持续发展路径。T(τ) 定律正是解决这一问题的有效途径。

华为创新性地提出了“逻辑堆叠”等关键技术，并构建了涵盖设备、电路、芯片与系统的全层级协同优化体系。该体系旨在系统性降低时间常数 τ，从而在所有层级持续提升性能、能效及晶体管密度：

设备层级：通过优化晶体管、互连电阻及寄生电容，在物理层面将设备层级时间常数 τ 降至最低。

电路层级：借助逻辑堆叠技术突破传统平面布局的物理极限，显著缩短关键路径走线长度，有效降低信号传播的电阻与电容负载，大幅提升电路晶体管密度与性能。

芯片层级：依托“软件 - 架构 - 芯片”全栈软硬协同设计，基于真实负载实现指令与数据流的细粒度控制，提升系统并行度与效率，显著降低端到端执行延迟。

系统层级：定义“灵衢”总线，重构计算系统互联协议，实现超节点的统一内存寻址与原生内存语义，大幅降低系统通信延迟。

在主旨演讲中，何廷波详细阐述了华为如何将陶定律（τ）应用于智能手机与人工智能领域。过去六年间，华为基于陶定律成功设计并量产了 381 款芯片，广泛覆盖各行业需求。其中包括麒麟芯片，其计划于 2026 年秋季上市，作为首款采用逻辑堆叠技术的芯片，性能显著提升。预计至 2031 年，基于陶定律的高端芯片晶体管密度将达到 1.4 纳米工艺水平。

展望未来，何庭波表示：“未来无疑属于开放合作。在半导体演进之路上，没有任何一家公司能够独自应对所有重要议题。遵循摩尔定律，我们期待与全球科学家、工程师及产业伙伴开展紧密合作，共同推动半导体与电子产业的进一步发展。”

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